如果阻抗变化只发生一次，例如线宽从8mil变到6mil后，一直保持6mil宽度这种情况，要达到突变处信号反射噪声不超过电压摆幅的5%这一噪声预算要求，阻抗变化必须小于10%。这有时很难做到，以 FR4板材上微带线的情况为例，我们计算一下。如果线宽8mil，线条和参考平面之间的厚度为4mil，特性阻抗为46.5欧姆。线宽变化到6mil后特性阻抗变成54.2欧姆，阻抗变化率达到了20%。反射信号的幅度必然超标。至于对信号造成多大影响，还和信号上升时间和驱动端到反射点处信号的时延有关。但至少这是一个潜在的问题点。幸运的是这时可以通过阻抗匹配端接解决问题。如果阻抗变化发生两次，例如线宽从8mil变到6mil后，拉出2cm后又变回8mil。那么在2cm长6mil宽线条的两个端点处都会发生反射，一次是阻抗变大，发生正反射，接着阻抗变小，发生负反射。如果两次反射间隔时间足够短，两次反射就有可能相互抵消，从而减小影响。假设传输信号为1V，第Y次正反射有0.2V被反射，1.2V继续向前传输，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假设6mil线长度极短，两次反射几乎同时发生，那么总的反射电压只有0.04V，小于5%这一噪声预算要求。因此，这种反射是否影响信号，有多大影响，和阻抗变化处的时延以及信号上升时间有关。研究及实验表明，只要阻抗变化处的时延小于信号上升时间的20%，反射信号就不会造成问题。如果信号上升时间为1ns，那么阻抗变化处的时延小于0.2ns对应1.2英寸，反射就不会产生问题。也就是说，对于本例情况，6mil宽走线的长度只要小于3cm就不会有问题。

安徽电路板组装测试产生网络表：网络表是电路原理图设计(SCH)与印制电路板设计(PCB)之间的一座桥梁，它是电路板自动的灵魂。专业电路板组装测试网络表可以从电路原理图中获得，也可从印制电路板中提取出来。(3)印制电路板的设计：印制电路板的设计主要是针对PROTEL99的另外一个重要的部分PCB而言的，在这个过程中，我们借助PROTEL99提供的强大功能实现电路板的版面设计，完成高难度的等工作。但在实践中，具体主要以下面细分步骤为主：一、电路版设计的先期工作1、利用原理图设计工具绘制原理图，并且生成对应的网络表。当然，有些特殊情况下，如电路版比较简单，已经有了网络表等情况下也可以不进行原理图的设计，直接进入PCB设计系统，在PCB设计系统中，可以直接取用零件封装，人工生成网络表。2、手工更改网络表将一些元件的固定用脚等原理图上没有的焊盘定义到与它相通的网络上，没任何物理连接的可定义到地或保护地等。将一些原理图和PCB封装库中引脚名称不一致的器件引脚名称改成和PCB封装库中的一致，特别是二、三极管等。二、画出自己定义的非标准器件的封装库建议将自己所画的器件都放入一个自己建立的PCB库专用设计文件。三、设置PCB设计环境和绘制印刷电路的版框含中间的镂空等1、进入PCB系统后的第Y步就是设置PCB设计环境，包括设置格点大小和类型，光标类型，版层参数，布线参数等等。大多数参数都可以用系统默认值，而且这些参数经过设置之后，符合个人的习惯，以后无须再去修改。2、规划电路版，主要是确定电路版的边框，包括电路版的尺寸大小等等。在需要放置固定孔的地方放上适当大小的焊盘。对于3mm的螺丝可用6.5~8mm的外径和3.2~3.5mm内径的焊盘对于标准板可从其它板或PCBizard中调入。注意-在绘制电路版地边框前，一定要将当前层设置成KeepOut层，即禁止布线层。四、打开所有要用到的PCB库文件后，调入网络表文件和修改零件封装这一步是非常重要的一个环节，网络表是PCB自动布线的灵魂，也是原理图设计与印象电路版设计的接口，只有将网络表装入后，才能进行电路版的布线。在原理图设计的过程中，ERC检查不会涉及到零件的封装问题。因此，原理图设计时，零件的封装可能被遗忘，在引进网络表时可以根据设计情况来修改或补充零件的封装。当然，可以直接在PCB内人工生成网络表，并且指定零件封装。

解决EMI问题的办法很多，现代的EMI抑制方法包括：利用EMI抑制涂层、选用合适的EMI抑制零配件和EMI仿真设计等。本文从最基本的PCB布板出发，讨论PCB分层堆叠在控制EMI辐射中的作用和设计技巧。电源汇流排在IC的电源引脚附近合理地安置适当容量的电容，可使IC输出电压的跳变来得更快。然而，问题并非到此为止。由于电容呈有限频率响应的特性，这使得电容无法在全频带上生成干净地驱动IC输出所需要的谐波功率。除此之外，电源汇流排上形成的瞬态电压在去耦路径的电感两端会形成电压降，这些瞬态电压就是主要的共模EMI干扰源。我们应该怎么解决这些问题?就我们电路板上的IC而言，IC周围的电源层可以看成是优良的高频电容器，它可以收集为干净输出提供高频能量的分立电容器所泄漏的那部份能量。此外，优良的电源层的电感要小，从而电感所合成的瞬态信号也小，进而降低共模EMI。当然，电源层到IC电源引脚的连线必须尽可能短，因为数位信号的上升沿越来越快，最好是直接连到IC电源引脚所在的焊盘上，这要另外讨论。为了控制共模EMI，电源层要有助于去耦和具有足够低的电感，这个电源层必须是一个设计相当好的电源层的配对。有人可能会问，好到什么程度才算好?问题的答案取决于电源的分层、层间的材料以及工作频率(即IC上升时间的函数)。通常，电源分层的间距是6mil，夹层是FR4材料，则每平方英寸电源层的等效电容约为75pF。显然，层间距越小电容越大。

通讯与计算机技术的高速发展使得高速PCB设计进入了千兆位领域，新的高速器件应用使得如此高的速率在背板和单板上的长距离传输成为可能，但与此同时，PCB设计中的信号完整性问题(SI)、电源完整性以及电磁兼容方面的问题也更加突出。信号完整性是指信号在信号线上传输的质量，主要问题包括反射、振荡、时序、地弹和串扰等。信号完整性差不是由某个单一因素导致，而是板级设计中多种因素共同引起。在千兆位设备的PCB板设计中，一个好的信号完整性设计要求工程师全面考虑器件、传输线互联方案、电源分配以及EMC方面的问题。高速PCB设计EDA工具已经从单纯的仿真验证发展到设计和验证相结合，帮助设计者在设计早期设定规则以避免错误而不是在设计后期发现问题。随着数据速率越来越高设计越来越复杂，高速PCB系统分析工具变得更加必要，这些工具包括时序分析、信号完整性分析、设计空间参数扫描分析、EMC设计、电源系统稳定性分析等。这里我们将着重讨论在千兆位设备PCB设计中信号完整性分析应考虑的一些问题。高速器件与器件模型尽管千兆位发送与接收元器件供应商会提供有关芯片的设计资料，但是器件供应商对于新器件信号完整性的了解也存在一个过程，这样器件供应商给出的设计指南可能并不成熟，还有就是器件供应商给出的设计约束条件通常都是非常苛刻的，对设计工程师来说要满足所有的设计规则会非常困难。所以就需要信号完整性工程师运用仿真分析工具对供应商的约束规则和实际设计进行分析，考察和优化元器件选择、拓扑结构、匹配方案、匹配元器件的值，并最终开发出确保信号完整性的PCB布局布线规则。因此，千兆位信号的精确仿真分析变得十分重要，而器件模型在信号完整性分析工作中的作用也越来越得到重视。

从IC芯片的发展及封装形式来看，芯片体积越来越小、引脚数越来越多;同时，由于近年来IC工艺的发展，使得其速度也越来越高。这就带来了一个问题，即电子设计的体积减小导致电路的布局布线密度变大，而同时信号的频率还在提高，从而使得如何处理高速信号问题成为一个设计能否成功的关键因素。随着电子系统中逻辑复杂度和时钟频率的迅速提高，信号边沿不断变陡，印刷电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计，线迹互连和板层的影响可以不考虑，但当频率超过50 MHz时，互连关系必须考虑，而在*定系统性能时还必须考虑印刷电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(Signal Integrity，SI)问题。当硬件工作频率增高后，每一根布线网络上的传输线都可能成为发射天线，对其他电子设备产生电磁辐射或与其他设备相互干扰，从而使硬件时序逻辑产生混乱。电磁兼容性(Electromagnetic Compatibility，EMC)的标准提出了解决硬件实际布线网络可能产生的电磁辐射干扰以及本身抵抗外部电磁干扰的基本要求。1 高速数字电路设计的几个基本概念在高速数字电路中，由于串扰、反射、过冲、振荡、地弹、偏移等信号完整性问题，本来在低速电路中无需考虑的因素在这里就显得格外重要;另外，随着现有电气系统耦合结构越来越复杂，电磁兼容性也变成了一个不能不考虑的问题。要解决高速电路设计的问题，首先需要真正明白高速信号的概念。高速不是就频率的高低来说的，而是由信号的边沿速度决定的，一般认为上升时间小于4倍信号传输延迟时可视为高速信号。即使在工作频率不高的系统中，也会出现信号完整性的问题。这是由于随着集成电路工艺的提高，所用器件I/O端口的信号边沿比以前更陡更快，因此在工作时钟不高的情况下也属于高速器件，随之带来了信号完整性的种种问题。