1. 如果是人工焊接,要养成好的习惯,首先,焊接前要目视检查一遍PCB板,并用万用表检查关键电路(特别是电源与地)是否短路;其次,每次焊接完一个芯片就用万用表测一下电源和地是否短路;此外,焊接时不要乱甩烙铁,如果把焊锡甩到芯片的焊脚上(特别是表贴元件),就不容易查到。2. 在计算机上打开PCB图,点亮短路的网络,看什么地方离的最近,最容易被连到一块。特别要注意IC内部短路。3. 发现有短路现象。拿一块板来割线(特别适合单/双层板),割线后将每部分功能块分别通电,一部分一部分排除。4. 使用短路定位分析仪,如:新加坡PROTEQ CB2000短路追踪仪,香港灵智科技QT50短路追踪仪,英国POLAR ToneOhm950多层板路短路探测仪等等。5. 如果有BGA芯片,由于所有焊点被芯片覆盖看不见,而且又是多层板(4层以上),因此最好在设计时将每个芯片的电源分割开,用磁珠或0欧电阻连接,这样出现电源与地短路时,断开磁珠检测,很容易定位到某一芯片。由于BGA的焊接难度大,如果不是机器自动焊接,稍不注意就会把相邻的电源与地两个焊球短路。
专业线路板贴片一、拿一块PCB板,首先需要在纸上记录好所有元气件的型号,参数以及位置,尤其是二极管、三级管的方向,线路板贴片加工厂IC缺口的方向。最好用数码相机拍两张元器件位置的照片。二、拆掉所有元件,要将PAD孔里的锡去掉。用酒精将板子擦洗干净,然后放入扫描仪,在扫描仪扫描的时候要稍调高一下扫描的像素,得到较清晰的板子图像。再用水纱纸将顶层和底层轻微打磨,打磨到铜膜发亮,放入扫描仪,启动PHOTOSHOP,用彩色方式将两层分别扫入。注意,PCB在扫描仪内摆放一定要横平竖直,否则扫描的图象就无法使用。三、调整画布的对比度,明暗度,使有铜膜的部分和没有铜膜的部分形成强烈对比,然后将图转为黑白,检查线条是否清晰,如果不清晰,就要继续调节。如果清晰,将图存为黑白BMP格式两个文件,如果发现图形有问题,还需用PHOTOSHOP进行修正。四、将两个BMP格式的文件分别转为PROTEL格式文件,在PROTEL中调入两层,如果两层的PAD和VIA的位置基本重合,表明前几个步骤做的很好,如果有偏差,则重复第三步,直到吻合为止,将TOP层的BMP转化为TOP.PCB,注意要转化到SILK层,就是黄色的那层,然后你在TOP层描线就是了,并且根据第二步的图纸放置器件。画完后将SILK层删掉,不断重复知道绘制好所有的层。五、在PROTEL中将TOP.PCB和BOT.PCB调入,合为一个图就OK了。用激光打印机将TOP LAYER,BOTTOM LAYER分别打印到透明胶片上(1:1的比例),把胶片放到那块PCB上,比较一下是否有误,如果没错,就算成功。
解决EMI问题的办法很多,现代的EMI抑制方法包括:利用EMI抑制涂层、选用合适的EMI抑制零配件和EMI仿真设计等。本文从最基本的PCB布板出发,讨论PCB分层堆叠在控制EMI辐射中的作用和设计技巧。电源汇流排在IC的电源引脚附近合理地安置适当容量的电容,可使IC输出电压的跳变来得更快。然而,问题并非到此为止。由于电容呈有限频率响应的特性,这使得电容无法在全频带上生成干净地驱动IC输出所需要的谐波功率。除此之外,电源汇流排上形成的瞬态电压在去耦路径的电感两端会形成电压降,这些瞬态电压就是主要的共模EMI干扰源。我们应该怎么解决这些问题?就我们电路板上的IC而言,IC周围的电源层可以看成是优良的高频电容器,它可以收集为干净输出提供高频能量的分立电容器所泄漏的那部份能量。此外,优良的电源层的电感要小,从而电感所合成的瞬态信号也小,进而降低共模EMI。当然,电源层到IC电源引脚的连线必须尽可能短,因为数位信号的上升沿越来越快,最好是直接连到IC电源引脚所在的焊盘上,这要另外讨论。为了控制共模EMI,电源层要有助于去耦和具有足够低的电感,这个电源层必须是一个设计相当好的电源层的配对。有人可能会问,好到什么程度才算好?问题的答案取决于电源的分层、层间的材料以及工作频率(即IC上升时间的函数)。通常,电源分层的间距是6mil,夹层是FR4材料,则每平方英寸电源层的等效电容约为75pF。显然,层间距越小电容越大。
相信对做硬件的工程师,毕业开始进公司时,在设计PCB时,老工程师都会对他说,PCB走线不要走直角,走线一定要短,电容一定要就近摆放等等。但是一开始我们可能都不了解为什么这样做,就凭他们的几句经验对我们来说是远远不够的哦,当然如果你没有注意这些细节问题,今后又犯了,可能又会被他们骂,“都说了多少遍了电容一定要就近摆放,放远了起不到效果等等”,往往经验告诉我们其实那些老工程师也是只有一部分人才真正掌握其中的奥妙,我们一开始不会也不用难过,多看看资料很快就能掌握的。直到被骂好几次后我们回去找相关资料,为什么设计PCB电容要就近摆放呢,等看了资料后就能了解一些,可是网上的资料很杂散,很少能找到一个很全方面讲解的。下面这些内容是我转载的一篇关于电容去耦半径的讲解,相信你看了之后可以很牛x的回答和避免类似问题的发生。老师问: 为什么去耦电容就近摆放呢?学生答: 因为它有有效半径哦,放的远了失效的。电容去耦的一个重要问题是电容的去耦半径。大多数资料中都会提到电容摆放要尽量靠近芯片,多数资料都是从减小回路电感的角度来谈这个摆放距离问题。确实,减小电感是一个重要原因,但是还有一个重要的原因大多数资料都没有提及,那就是电容去耦半径问题。如果电容摆放离芯片过远,超出了它的去耦半径,电容将失去它的去耦的作用。理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时,会在电源平面的一个很小的局部区域内产生电压扰动,电容要补偿这一电流(或电压),就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间,因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。同样,电容的补偿电流到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。
一个布局是否合理没有判断标准,可以采用一些相对简单的标准来判断布局的优劣。最常用的标准就是使飞线总长度尽可能短。一般来说,飞线总长度越短,意味着布线总长度也是越短(注意:这只是相对于大多数情况是正确的,并不是完全正确);走线越短,走线所占据的印制板面积也就越小,布通率越高。在走线尽可能短的同时,还必须考虑布线密度的问题。如何布局才能使飞线总长度最短并且保证布局密度不至于过高而不能实现是个很复杂的问题。因为,调整布局就是调整封装的放置位置,一个封装的焊盘往往和几个甚至几十个网络同时相关联,减小一个网络飞线长度可能会增长另一个网络的飞线长度。如何能够调整封装的位置到最佳点实在给不出太实用的标准,实际操作时,主要依靠设计者的经验观查屏幕显示的飞线是否简捷、有序和计算出的总长度是否最短。飞线是手工布局和布线的主要参考标准,手工调整布局时尽量使飞线走最短路径,手工布线时常常按照飞线指示的路径连接各个焊盘。Protel的飞线优化算法可以有效地解决飞线连接的最短路径问题。飞线的连接策略Protel提供了两种飞线连接方式供使用者选择:顺序飞线和最短树飞线。在布线参数设置中的飞线模式页可以设置飞线连接策略,应该选择最短树策略。动态飞线在有关飞线显示和控制一节中已经讲到: 执行显示网络飞线、显示封装飞线和显示全部飞线命令之一后飞线显示开关打开,执行隐含全部飞线命令后飞线显示开关关闭。