这里主要是说了从PCB设计封装来解析选择元件的技巧。元件的封装包含很多信息，包含元件的尺寸，特别是引脚的相对位置关系，还有元件的焊盘类型。当然我们根据元件封装选择元件时还有一个要注意的地方是要考虑元件的外形尺寸。引脚位置关系：主要是指我们需要将实际的元件的引脚和PCB元件的封装的尺寸对应起来。我们选择不同的元件，虽然功能相同，但是元件的封装很可能不一样。我们需要保证PCB焊盘尺寸位置正确才能保证元件能正确焊接。焊盘的选择：这个是我们需要考虑的比较多的地方。首先包括焊盘的类型。其类型包括两种，一是电镀通孔，一种是表贴类型。我们需要考虑的因素有器件成本、可用性、器件面积密度和功耗等因数。从制造角度看，表贴器件通常要比通孔器件便宜，而且一般可用性较高。对于我们一般设计来说，我们选择表贴元件，不仅方便手工焊接，而且有利于查错和调试过程中更好的连接焊盘和信号。其次我们还应该注意焊盘的位置。因为不同的位置，就代表元件实际当中不同的位置。我们如果不合理安排焊盘的位置，很有可能就会出现一个区域元件过密，而另外一个区域元件很稀疏的情况，当然情况更糟糕的是由于焊盘位置过近，导致元件之间空隙过小而无法焊接，下面就是我失败的一个例子，我在一个光耦开关旁边开了通孔，但是由于它们的位置过近，导致光耦开关焊接上去以后，通孔无法再放置螺丝了。

厂家PCB电路板pcn设计问题集第Y部分从pcb如何选材到运用等一系列问题进行总结。1、如何选择PCB板材?选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。PCB电路板生产厂设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。2、如何避免高频干扰?避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。3、在高速设计中，如何解决信号的完整性问题?信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。

1.寄生电容过孔本身存在着对地或电源的寄生电容，如果已知过孔在内层上的隔离孔直径为D2;过孔焊盘的直径为D1;PCB的厚度为T;板基材的相对介电常数为ε;过孔的寄生电容延Κ了电路中信号的上升时问，降低了电路的速度。如果一块厚度为25mil的PCB，使用内径为10mil，焊盘直径为20mil的过孔，内层电气间隙宽度为32mil时，可以通过上面的公式近似算出过孔的寄生电容大致为0.259 pF。如果走线的特性阻抗为30Ω,则该寄生电容引起的信号上升时间延长量。系数1/2是因为过孔在走线的中途。从这些数值可以看出，尽管单个过孔的寄生电容引起的上升沿变缓的效用不是很明显，但是如果走线中多次使用过孔进行层间的切换，设计者还是要慎重考虑的。2.寄生电感过孔还具有与其高度和直径直接相关的串联寄生电感。若九是过孔的高度;d是中心钻孔的直径;则过孔的寄生电感L近似为在高速数字电路的设计中，寄生电感带来的危害超过寄生电容的影响。过孔的寄生串联电感会削弱旁路电容在电源或地平面滤除噪声的作用，减弱整个电源系统的滤波效用c因此旁路和去耦电容的过孔应该尽可能短，以使其电感值最小。通过上面对过孔寄生特性的分析，为了减小过孔的寄生效应带来的不利影响，在进行高速PCB设计时应尽量做到：· 尽量减少过孔，尤其是时钟信号走线;· 使用较薄的PCB有利于减小过孔的两种寄生参数;· 过孔阻抗应该尽可能与其连接的走线的阻抗相匹配，以便减小信号的反射;

如果阻抗变化只发生一次，例如线宽从8mil变到6mil后，一直保持6mil宽度这种情况，要达到突变处信号反射噪声不超过电压摆幅的5%这一噪声预算要求，阻抗变化必须小于10%。这有时很难做到，以 FR4板材上微带线的情况为例，我们计算一下。如果线宽8mil，线条和参考平面之间的厚度为4mil，特性阻抗为46.5欧姆。线宽变化到6mil后特性阻抗变成54.2欧姆，阻抗变化率达到了20%。反射信号的幅度必然超标。至于对信号造成多大影响，还和信号上升时间和驱动端到反射点处信号的时延有关。但至少这是一个潜在的问题点。幸运的是这时可以通过阻抗匹配端接解决问题。如果阻抗变化发生两次，例如线宽从8mil变到6mil后，拉出2cm后又变回8mil。那么在2cm长6mil宽线条的两个端点处都会发生反射，一次是阻抗变大，发生正反射，接着阻抗变小，发生负反射。如果两次反射间隔时间足够短，两次反射就有可能相互抵消，从而减小影响。假设传输信号为1V，第Y次正反射有0.2V被反射，1.2V继续向前传输，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假设6mil线长度极短，两次反射几乎同时发生，那么总的反射电压只有0.04V，小于5%这一噪声预算要求。因此，这种反射是否影响信号，有多大影响，和阻抗变化处的时延以及信号上升时间有关。研究及实验表明，只要阻抗变化处的时延小于信号上升时间的20%，反射信号就不会造成问题。如果信号上升时间为1ns，那么阻抗变化处的时延小于0.2ns对应1.2英寸，反射就不会产生问题。也就是说，对于本例情况，6mil宽走线的长度只要小于3cm就不会有问题。

在基于信号完整性计算机分析的PCB设计方法中，最为核心的部分就是PCB板级信号完整性模型的建立，这是与传统的设计方法的区别之处。SI模型的正确性将决定设计的正确性，而SI模型的可建立性则决定了这种设计方法的可行性。目前构成器件模型的方法有两种：一种是从元器件的电学工作特性出发，把元器件看成‘黑盒子’，测量其端口的电气特性，提取器件模型，而不涉及器件的工作原理，称为行为级模型。这种模型的代表是IBIS模型和S参数。其优点是建模和使用简单方便，节约资源，适用范围广泛，特别是在高频、非线性、大功率的情况下行为级模型是一个选择。缺点是精度较差，一致性不能保证，受测试技术和精度的影响。另一种是以元器件的工作原理为基础，从元器件的数学方程式出发，得到的器件模型及模型参数与器件的物理工作原理有密切的关系。SPICE 模型是这种模型中应用最广泛的一种。其优点是精度较高，特别是随着建模手段的发展和半导体工艺的进步和规范，人们已可以在多种级别上提供这种模型，满足不同的精度需要。缺点是模型复杂，计算时间长。一般驱动器和接收器的模型由器件厂商提供，传输线的模型通常从场分析器中提取，封装和连接器的模型即可以由场分析器提取，又可以由制造厂商提供。在电子设计中已经有多种可以用于PCB板级信号完整性分析的模型，其中最为常用的有三种，分别是SPICE、IBIS和Verilog-AMS、VHDL-AMS。

在PCB(印制电路板)中，印制导线用来实现电路元件和器件之间电气连接，是PCB中的重要组件，PCB导线多为铜线，铜自身的物理特性也导致其在导电过程中必然存在一定的阻抗，导线中的电感成分会影响电压信号的传输，而电阻成分则会影响电流信号的传输，在高频线路中电感的影响尤为严重，因此，在PCB设计中必须注意和消除印制导线阻抗所带来的影响。1印制导线产生干扰的原因PCB上的印制导线通电后在直流或交流状态下分别对电流呈现电阻或感抗，而平行导线之间存在电感效应，电阻效应，电导效应，互感效应;一根导线上的变化电流必然影响另一根导线，从而产生干扰;PCB板外连接导线甚至元器件引线都可能成为发射或接收干扰信号的天线。印制导线的直流电阻和交流阻抗可以通过公式和公式来计算，R=PL/S和XL=2πfL式中L为印制导线长度(m)，s为导线截面积(mm2)，ρ为铜的电阻率，TT为常数，f为交流频率。正是由于这些阻抗的存在，从而产生一定的电位差，这些电位差的存在，必然会带来干扰，从而影响电路的正常工作。2 PCB电流与导线宽度的关系PCB导线宽度与电路电流承载值有关，一般导线越宽，承载电流的能力越强。在实际的PCB制作过程中，导线宽度应以能满足电气性能要求而又便于生产为宜，它的最小值以承受的电流大小而定，导线宽度和间距可取0.3mm(12mil)。导线的宽度在大电流的情况下还要考虑其温升问题。PCB设计铜铂厚度、线宽