从IC芯片的发展及封装形式来看，芯片体积越来越小、引脚数越来越多;同时，由于近年来IC工艺的发展，使得其速度也越来越高。这就带来了一个问题，即电子设计的体积减小导致电路的布局布线密度变大，而同时信号的频率还在提高，从而使得如何处理高速信号问题成为一个设计能否成功的关键因素。随着电子系统中逻辑复杂度和时钟频率的迅速提高，信号边沿不断变陡，印刷电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计，线迹互连和板层的影响可以不考虑，但当频率超过50 MHz时，互连关系必须考虑，而在*定系统性能时还必须考虑印刷电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(Signal Integrity，SI)问题。当硬件工作频率增高后，每一根布线网络上的传输线都可能成为发射天线，对其他电子设备产生电磁辐射或与其他设备相互干扰，从而使硬件时序逻辑产生混乱。电磁兼容性(Electromagnetic Compatibility，EMC)的标准提出了解决硬件实际布线网络可能产生的电磁辐射干扰以及本身抵抗外部电磁干扰的基本要求。1 高速数字电路设计的几个基本概念在高速数字电路中，由于串扰、反射、过冲、振荡、地弹、偏移等信号完整性问题，本来在低速电路中无需考虑的因素在这里就显得格外重要;另外，随着现有电气系统耦合结构越来越复杂，电磁兼容性也变成了一个不能不考虑的问题。要解决高速电路设计的问题，首先需要真正明白高速信号的概念。高速不是就频率的高低来说的，而是由信号的边沿速度决定的，一般认为上升时间小于4倍信号传输延迟时可视为高速信号。即使在工作频率不高的系统中，也会出现信号完整性的问题。这是由于随着集成电路工艺的提高，所用器件I/O端口的信号边沿比以前更陡更快，因此在工作时钟不高的情况下也属于高速器件，随之带来了信号完整性的种种问题。

高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据),一般要求延迟差不超过1/4时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽,线长,铜厚,板层结构有关,但线过长会增大分布电容和分布电感,使信号质量,所以时钟IC引脚一般都接RC端接,但蛇形走线并非起电感的作用,相反的,电感会使信号中的上升元中的高次谐波相移,造成信号质量恶化,所以要求蛇形线间距最少是线宽的两倍,信号的上升时间越小就越易受分布电容和分布电感的影响.因为应用场合不同具不同的作用,如果蛇形走线在电脑板中出现，其主要起到一个滤波电感的作用，提高电路的抗干扰能力，电脑主机板中的蛇形走线，主要用在一些时钟信号中，如CIClk,AGPClk，它的作用有两点：1、阻抗匹配 2、滤波电感。对一些重要信号，如INTEL HUB架构中的HUBLink,一共13根，跑233MHz，要求必须严格等长，以消除时滞造成的隐患，绕线是解决办法。一般来讲，蛇形走线的线距>=2倍的线宽。PCI板上的蛇行线就是为了适应PCI 33MHzClock的线长要求。若在一般普通PCB板中，是一个分布参数的 LC滤波器，还可作为收音机天线的电感线圈，短而窄的蛇形走线可做保险丝等等.

上海厂家PCB电路板相信对做硬件的工程师，毕业开始进公司时，在设计PCB时，老工程师都会对他说，PCB走线不要走直角，厂家PCB电路板走线一定要短，电容一定要就近摆放等等。但是一开始我们可能都不了解为什么这样做，就凭他们的几句经验对我们来说是远远不够的哦，当然如果你没有注意这些细节问题，今后又犯了，可能又会被他们骂，“都说了多少遍了电容一定要就近摆放，放远了起不到效果等等”，往往经验告诉我们其实那些老工程师也是只有一部分人才真正掌握其中的奥妙，我们一开始不会也不用难过，多看看资料很快就能掌握的。直到被骂好几次后我们回去找相关资料，为什么设计PCB电容要就近摆放呢，等看了资料后就能了解一些，可是网上的资料很杂散，很少能找到一个很全方面讲解的。下面这些内容是我转载的一篇关于电容去耦半径的讲解，相信你看了之后可以很牛x的回答和避免类似问题的发生。老师问： 为什么去耦电容就近摆放呢?学生答： 因为它有有效半径哦，放的远了失效的。电容去耦的一个重要问题是电容的去耦半径。大多数资料中都会提到电容摆放要尽量靠近芯片，多数资料都是从减小回路电感的角度来谈这个摆放距离问题。确实，减小电感是一个重要原因，但是还有一个重要的原因大多数资料都没有提及，那就是电容去耦半径问题。如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流(或电压)，就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。同样，电容的补偿电流到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。

1.系统布局是否保证布线的合理或者最优，是否能保证布线的可靠进行，是否能保证电路工作的可靠性。在布局的时候需要对信号的走向以及电源和地线网络有整体的了解和规划。2.印制板尺寸是否与加工图纸尺寸相符，能否符合PCB制造工艺要求、有无行为标记。这一点需要特别注意，不少PCB板的电路布局和布线都设计得很漂亮、合理，但是疏忽了定位接插件的精确定位，导致设计的电路无法和其他电路对接。3.元件在二维、三维空间上有无冲突。注意器件的实际尺寸，特别是器件的高度。在焊接免布局的元器件，高度一般不能超过3mm。4.元件布局是否疏密有序、排列整齐，是否全部布完。在元器件布局的时候，不仅要考虑信号的走向和信号的类型、需要注意或者保护的地方，同时也要考虑器件布局的整体密度，做到疏密均匀。5.需经常更换的元件能否方便地更换，插件板插入设备是否方便。应保证经常更换的元器件的更换和接插的方便和可靠。6.调整可调元件是否方便。7.热敏元件与发热元件之间是否有适当的距离。8.在需要散热的地方是否装有散热器或者风扇，空气流是否通畅。应注意元器件和电路板的散热。9.信号走向是否顺畅且互连最短。10.插头、插座等与机械设计是否矛盾。11.线路的干扰问题是否有所考虑。12.电路板的机械强度和性能是否有所考虑。13.电路板布局的艺术性及其美观性。

如果阻抗变化只发生一次，例如线宽从8mil变到6mil后，一直保持6mil宽度这种情况，要达到突变处信号反射噪声不超过电压摆幅的5%这一噪声预算要求，阻抗变化必须小于10%。这有时很难做到，以 FR4板材上微带线的情况为例，我们计算一下。如果线宽8mil，线条和参考平面之间的厚度为4mil，特性阻抗为46.5欧姆。线宽变化到6mil后特性阻抗变成54.2欧姆，阻抗变化率达到了20%。反射信号的幅度必然超标。至于对信号造成多大影响，还和信号上升时间和驱动端到反射点处信号的时延有关。但至少这是一个潜在的问题点。幸运的是这时可以通过阻抗匹配端接解决问题。如果阻抗变化发生两次，例如线宽从8mil变到6mil后，拉出2cm后又变回8mil。那么在2cm长6mil宽线条的两个端点处都会发生反射，一次是阻抗变大，发生正反射，接着阻抗变小，发生负反射。如果两次反射间隔时间足够短，两次反射就有可能相互抵消，从而减小影响。假设传输信号为1V，第Y次正反射有0.2V被反射，1.2V继续向前传输，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假设6mil线长度极短，两次反射几乎同时发生，那么总的反射电压只有0.04V，小于5%这一噪声预算要求。因此，这种反射是否影响信号，有多大影响，和阻抗变化处的时延以及信号上升时间有关。研究及实验表明，只要阻抗变化处的时延小于信号上升时间的20%，反射信号就不会造成问题。如果信号上升时间为1ns，那么阻抗变化处的时延小于0.2ns对应1.2英寸，反射就不会产生问题。也就是说，对于本例情况，6mil宽走线的长度只要小于3cm就不会有问题。

PCB设计是一个细致的工作，需要的就是细心和耐心。刚开始做设计的新手经常犯的错误就是一些细节错误。器件管脚弄错了，器件封装用错了，管脚顺序画反了等等，有些可以通过飞线来解决，有些可能就让一块板子直接变成了废品。画封装的时候多检查一遍，投板之前把封装打印出来和实际器件比一下，多看一眼，多检查一遍不是强迫症，只是让这些容易犯的低级错误尽量避免。否则设计的再好看的板子，上面布满飞线，也就远谈不上优秀了。(二) 学会设置规则其实现在不光高级的PCB设计软件需要设置布线规则，一些简单易用的PCB工具同样可以进行规则设置。人脑毕竟不是机器，那就难免会有疏忽有失误。所以把一些容易忽略的问题设置到规则里面，让电脑帮助我们检查，尽量避免犯一些低级错误。另外，完善的规则设置能更好的规范后面的工作。所谓磨刀不误砍柴工，板子的规模越复杂规则设置的重要性越突出。现在很多EDA工具都有自动布线功能，如果规则设置足够详细，让工具自己帮你去设计，你在一旁喝杯咖啡，不是更惬意的事情吗?(三) 为别人考虑的越多，自己的工作越少在进行PCB设计的时候，尽量多考虑一些最终使用者的需求。比如，如果设计的是一块开发板，那么在进行PCB设计的时候就要考虑放置更多的丝印信息，这样在使用的时候会更方便，不用来回的查找原理图或者找设计人员支持了。如果设计的是一个量产产品，那么就要更多的考虑到生产线上会遇到的问题，同类型的器件尽量方向一致，器件间距是否合适，板子的工艺边宽度等等。这些问题考虑的越早，越不会影响后面的设计，也可以减少后面支持的工作量和改板的次数。看上去开始设计上用的时间增加了，实际上是减少了自己后续的工作量。在板子空间信号允许的情况下，尽量放置更多的测试点，提高板子的可测性，这样在后续调试阶段同样能节省更多的时间，给发现问题提供更多的思路。