大量涉及蚀刻面的质量问题都集中在上板面被蚀刻的部分，而这些问题来自于蚀刻剂所产生的胶状板结物的影响。对这一点的了解是十分重要的，因胶状板结物堆积在铜表面上。一方面会影响喷射力，另一方面会阻档了新鲜蚀刻液的补充，使蚀刻的速度被降低。正因胶状板结物的形成和堆积，使得基板上下面的图形的蚀刻程度不同，先进入的基板因堆积尚未形成，蚀刻速度较快， 故容易被彻底地蚀刻或造成过腐蚀，而后进入的基板因堆积已形成，而减慢了蚀刻的速度。蚀刻设备的维护维护蚀刻设备的最关键因素就是要保证喷嘴的高清洁度及无阻塞物，使喷嘴能畅顺地喷射。阻塞物或结渣会使喷射时产生压力作用，冲击板面。而喷嘴不清洁，则会造成蚀刻不均匀而使整块电路板报废。明显地，设备的维护就是更换破损件和磨损件，因喷嘴同样存在着磨损的问题，所以更换时应包括喷嘴。此外，更为关键的问题是要保持蚀刻机没有结渣，因很多时结渣堆积过多会对蚀刻液的化学平衡产生影响。同样地，如果蚀刻液出现化学不平衡，结渣的情况就会愈加严重。蚀刻液突然出现大量结渣时，通常是一个信号，表示溶液的平衡出现了问题，这时应使用较强的盐酸作适当的清洁或对溶液进行补加。

一个布局是否合理没有判断标准，可以采用一些相对简单的标准来判断布局的优劣。最常用的标准就是使飞线总长度尽可能短。一般来说，飞线总长度越短，意味着布线总长度也是越短(注意：这只是相对于大多数情况是正确的，并不是完全正确);走线越短，走线所占据的印制板面积也就越小，布通率越高。在走线尽可能短的同时，还必须考虑布线密度的问题。如何布局才能使飞线总长度最短并且保证布局密度不至于过高而不能实现是个很复杂的问题。因为，调整布局就是调整封装的放置位置，一个封装的焊盘往往和几个甚至几十个网络同时相关联，减小一个网络飞线长度可能会增长另一个网络的飞线长度。如何能够调整封装的位置到最佳点实在给不出太实用的标准，实际操作时，主要依靠设计者的经验观查屏幕显示的飞线是否简捷、有序和计算出的总长度是否最短。飞线是手工布局和布线的主要参考标准，手工调整布局时尽量使飞线走最短路径，手工布线时常常按照飞线指示的路径连接各个焊盘。Protel的飞线优化算法可以有效地解决飞线连接的最短路径问题。飞线的连接策略Protel提供了两种飞线连接方式供使用者选择：顺序飞线和最短树飞线。在布线参数设置中的飞线模式页可以设置飞线连接策略，应该选择最短树策略。动态飞线在有关飞线显示和控制一节中已经讲到： 执行显示网络飞线、显示封装飞线和显示全部飞线命令之一后飞线显示开关打开，执行隐含全部飞线命令后飞线显示开关关闭。

一、拿一块PCB板，首先需要在纸上记录好所有元气件的型号，参数以及位置，尤其是二极管、三级管的方向，IC缺口的方向。最好用数码相机拍两张元器件位置的照片。二、拆掉所有元件，要将PAD孔里的锡去掉。用酒精将板子擦洗干净，然后放入扫描仪，在扫描仪扫描的时候要稍调高一下扫描的像素，得到较清晰的板子图像。再用水纱纸将顶层和底层轻微打磨，打磨到铜膜发亮，放入扫描仪，启动PHOTOSHOP，用彩色方式将两层分别扫入。注意，PCB在扫描仪内摆放一定要横平竖直，否则扫描的图象就无法使用。三、调整画布的对比度，明暗度，使有铜膜的部分和没有铜膜的部分形成强烈对比，然后将图转为黑白，检查线条是否清晰，如果不清晰，就要继续调节。如果清晰，将图存为黑白BMP格式两个文件，如果发现图形有问题，还需用PHOTOSHOP进行修正。四、将两个BMP格式的文件分别转为PROTEL格式文件，在PROTEL中调入两层，如果两层的PAD和VIA的位置基本重合，表明前几个步骤做的很好，如果有偏差，则重复第三步，直到吻合为止，将TOP层的BMP转化为TOP.PCB，注意要转化到SILK层，就是黄色的那层，然后你在TOP层描线就是了，并且根据第二步的图纸放置器件。画完后将SILK层删掉,不断重复知道绘制好所有的层。五、在PROTEL中将TOP.PCB和BOT.PCB调入，合为一个图就OK了。用激光打印机将TOP LAYER，BOTTOM LAYER分别打印到透明胶片上(1：1的比例)，把胶片放到那块PCB上，比较一下是否有误，如果没错，就算成功。

pcn设计问题集第Y部分从pcb如何选材到运用等一系列问题进行总结。1、如何选择PCB板材?选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。2、如何避免高频干扰?避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。3、在高速设计中，如何解决信号的完整性问题?信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。

PCB上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时，蛇形走线的主要作用是补偿“同一组相关”信号线中延时较小的部分，这些部分通常是没有或比其它信号少通过另外的逻辑处理;最典型的就是时钟线，通常它不需经过任何其它逻辑处理，因而其延时会小于其它相关信号。高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据),一般要求延迟差不超过1/4时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽,线长,铜厚,板层结构有关,但线过长会增大分布电容和分布电感,使信号质量,所以时钟IC引脚一般都接RC端接,但蛇形走线并非起电感的作用,相反的,电感会使信号中的上升元中的高次谐波相移,造成信号质量恶化,所以要求蛇形线间距最少是线宽的两倍,信号的上升时间越小就越易受分布电容和分布电感的影响.因为应用场合不同具不同的作用,如果蛇形走线在电脑板中出现，其主要起到一个滤波电感的作用，提高电路的抗干扰能力，电脑主机板中的蛇形走线，主要用在一些时钟信号中，如CIClk,AGPClk，它的作用有两点：1、阻抗匹配2、滤波电感。对一些重要信号，如INTEL HUB架构中的HUBLink，一共13根，跑233MHz，要求必须严格等长，以消除时滞造成的隐患，绕线是解决办法。一般来讲，蛇形走线的线距>=2倍的线宽。PCI板上的蛇行线就是为了适应PCI33MHzClock的线长要求。若在一般普通PCB板中，是一个分布参数的 LC滤波器，还可作为收音机天线的电感线圈，短而窄的蛇形走线可做保险丝等等.

湖北开发PCB抄板设计(一) 细节决定成败PCB设计是一个细致的工作，需要的就是细心和耐心。刚开始做设计的新手经常犯的错误就是一些细节错误。开发PCB抄板设计器件管脚弄错了，器件封装用错了，管脚顺序画反了等等，有些可以通过飞线来解决，有些可能就让一块板子直接变成了废品。画封装的时候多检查一遍，投板之前把封装打印出来和实际器件比一下，多看一眼，多检查一遍不是强迫症，只是让这些容易犯的低级错误尽量避免。否则设计的再好看的板子，上面布满飞线，也就远谈不上优秀了。(二) 学会设置规则其实现在不光高级的PCB设计软件需要设置布线规则，一些简单易用的PCB工具同样可以进行规则设置。人脑毕竟不是机器，那就难免会有疏忽有失误。所以把一些容易忽略的问题设置到规则里面，让电脑帮助我们检查，尽量避免犯一些低级错误。另外，完善的规则设置能更好的规范后面的工作。所谓磨刀不误砍柴工，板子的规模越复杂规则设置的重要性越突出。现在很多EDA工具都有自动布线功能，如果规则设置足够详细，让工具自己帮你去设计，你在一旁喝杯咖啡，不是更惬意的事情吗?(三) 为别人考虑的越多，自己的工作越少在进行PCB设计的时候，尽量多考虑一些最终使用者的需求。比如，如果设计的是一块开发板，那么在进行PCB设计的时候就要考虑放置更多的丝印信息，这样在使用的时候会更方便，不用来回的查找原理图或者找设计人员支持了。如果设计的是一个量产产品，那么就要更多的考虑到生产线上会遇到的问题，同类型的器件尽量方向一致，器件间距是否合适，板子的工艺边宽度等等。这些问题考虑的越早，越不会影响后面的设计，也可以减少后面支持的工作量和改板的次数。看上去开始设计上用的时间增加了，实际上是减少了自己后续的工作量。在板子空间信号允许的情况下，尽量放置更多的测试点，提高板子的可测性，这样在后续调试阶段同样能节省更多的时间，给发现问题提供更多的思路。(四) 画好原理图很多工程师都觉得layout工作更重要一些，原理图就是为了生成网表方便PCB做检查用的。其实，在后续电路调试过程中原理图的作用会更大一些。无论是查找问题还是和同事交流，还是原理图更直观更方便。另外养成在原理图中做标注的习惯，把各部分电路在layout的时候要注意到的问题标注在原理图上，对自己或者对别人都是一个很好的提醒。层次化原理图，把不同功能不同模块的电路分成不同的页，这样无论是读图还是以后重复使用都能明显的减少工作量。使用成熟的设计总是要比设计新电路的风险小。每次看到把所有电路都放在一张图纸上，一片密密麻麻的器件，脑袋就能大一圈。